TLB (Translation Lookaside Buffer)

TLB (Translation Lookaside Buffer)

최근 사용된 가상→물리 주소 변환 정보를 캐싱하여 페이지 테이블 접근을 생략하고 주소 변환 속도를 극대화하는 MMU 내부의 Fully Associative 캐시

목적: 주소 변환 가속화, 페이지 테이블 접근 감소, 메모리 지연 완화

특징: Fully Associative, 64-512 엔트리, ASID(주소공간ID), 빠른 검색

구성: VPN(Virtual Page Number) + ASID → PFN(Physical Frame Number) + 보호비트(R/W/X)

동작

• •TLB Hit: 0-1사이클, 즉시 PA 반환
• •TLB Miss: 페이지 테이블 워크(수십 사이클), TLB 갱신

TLB 계층: L1 TLB(I-TLB/D-TLB, 64엔트리), L2 TLB(통합, 512-1536엔트리)

ASID(Address Space ID): 프로세스별 TLB 구분, 컨텍스트 스위치 시 플러시 불필요

성능: TLB Hit Rate 95-99%, Miss 시 10-100 사이클 페널티

관리: OS가 페이지 테이블 관리, HW가 TLB 갱신(x86) 또는 OS가 TLB 관리(MIPS/SW TLB)

적용사례: Intel Core(L1 64엔트리/L2 1536엔트리), ARM, RISC-V

비교: TLB(Fully Assoc/작음/빠름) vs 페이지테이블(메모리/큼/느림)

연관: MMU, 가상 메모리, 페이징, 캐시